6ES7326-1BK01-0AB0

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自頂向下的設(shè)計(jì)流程從系統(tǒng)級設(shè)計(jì)開始，劃分為若干個二級單元，然后再把各個二級單元劃分為下一層次的基本單元，一直下去，直到能夠使用基本模塊或者IP核直接實(shí)現(xiàn)為止，流行的FPGA開發(fā)工具都提供了層次化管理，可以有效地梳理錯綜復(fù)雜的層次，能夠方便地查看某一層次模塊的源代碼以修改錯誤。

在工程實(shí)踐中，還存在軟件編譯時長的問題。由于大型設(shè)計(jì)包含多個復(fù)雜的功能模塊，其時序收斂與仿真驗(yàn)證復(fù)雜度很高，為了滿足時序指標(biāo)的要求，往往需要反復(fù)修改源文件，再對所修改的新版本進(jìn)行重新編譯，直到滿足要求為止。這里面存在兩個問題：首先，軟件編譯一次需要長達(dá)數(shù)小時甚至數(shù)周的時間，這是開發(fā)所不能容忍的；其次，重新編譯和布局布線后結(jié)果差異很大，會將已滿足時序的電路破壞。因此必須提出一種有效提高設(shè)計(jì)性能，繼承已有結(jié)果、便于團(tuán)隊(duì)化設(shè)計(jì)的軟件工具。FPGA廠商意識到這類需求，由此開發(fā)出了相應(yīng)的邏輯鎖定和增量設(shè)計(jì)的軟件工具。例如，賽靈思公司的解決方案就是PlanAhead。

Planahead允許高層設(shè)計(jì)者為不同的模塊劃分相應(yīng)FPGA芯片區(qū)域，并允許底層設(shè)計(jì)者在所給定的區(qū)域內(nèi)獨(dú)立地進(jìn)行設(shè)計(jì)、實(shí)現(xiàn)和優(yōu)化，等各個模塊都正確后，再進(jìn)行設(shè)計(jì)整合。如果在設(shè)計(jì)整合中出現(xiàn)錯誤，單獨(dú)修改即可，不會影響到其它模塊。Planahead將結(jié)構(gòu)化設(shè)計(jì)方法、團(tuán)隊(duì)化合作設(shè)計(jì)方法以及重用繼承設(shè)計(jì)方法三者*地結(jié)合在一起，有效地提高了設(shè)計(jì)效率，縮短了設(shè)計(jì)周期。

不過從其描述可以看出，新型的設(shè)計(jì)方法對系統(tǒng)頂層設(shè)計(jì)師有很高的要求。在設(shè)計(jì)初期，他們不僅要評估每個子模塊所消耗的資源，還需要給出相應(yīng)的時序關(guān)系；在設(shè)計(jì)后期，需要根據(jù)底層模塊的實(shí)現(xiàn)情況完成相應(yīng)的修訂。

：歐工
               
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